
附图说明图1为本发明结构示意图;图2为本发明限压电路结构示意图。图中:100限压电路、110一齐纳二极管、120第二齐纳二极管、200控制电路、300限流电路。具体实施方式下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。本发明提供一种igbt驱动电路,将分立器件实现的限压电路集成在芯片中,节省了面积,降低了成本,将限压电路与igbt的驱动电路结合在一个功能块里进一步节省了面积和成本,同时借助igbt的驱动电路中的电阻限制了限压支路的电流,降低了功耗,保护了驱动芯片的安全,请参阅图1,包括限压电路100、控制电路200和限流电路300;请参阅图1-2,限压电路100包括:一齐纳二极管110;第二齐纳二极管120与一齐纳二极管110串联,两个齐纳二极管的选择由驱动输出限压的大小决定;请再次参阅图1,控制电路200包括限压电路控制输入lp、电阻r2、下拉电阻r3和控制管n3,限压电路控制输入lp与电阻r2串联,电阻r2与控制管n3相串联。
脉冲的幅值与栅驱动电路阻抗和dV/dt的实际数值有直接关系。IGBT本身的设计对减小C和C的比例非常重要,它可因此减小dV/dt感生电压幅值。如果dV/dt感生电压峰值超过IGBT的阀值,Q1产生集电极电流并产生很大的损耗,因为此时集电极到发射极的电压很高。为了减小dV/dt感生电流和防止器件开通,可采取以下措施:关断时采用栅极负偏置,可防止电压峰值超过V,但问题是驱动电路会更复杂。减小IGBT的CGC寄生电容和多晶硅电阻Rg’。减小本征JFET的影响图3给出了为反向偏置关断而设计的典型IGBT电容曲线。CRES曲线(及其他曲线)表明一个特性,电容一直保持在较高水平,直到V接近15V,然后才下降到较低值。如果减小或消除这种“高原”(plateau)特性,C的实际值就可以进一步减小。这种现象是由IGBT内部的本征JFET引起的。如果JFET的影响可小化,C和C可随着VCE的提高而很快下降。这可能减小实际的CRES,即减小dV/dt感生开通对IGBT的影响。图3需负偏置关断的典型IGBT的寄生电容与V的关系。IRGP30B120KD-E是一个备较小C和经改良JFET的典型IGBT。这是一个1200V,30ANPTIGBT。它是一个Co-Pack器件,与一个反并联超快软恢复二极管共同配置于TO-247封装。设计人员可减小多晶体栅极宽度。
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